1. 摘 要
當FPGA設計面臨到高級接口的設計問題時，EMA的TimingDesigner可以簡化這些設計問題，并提供對幾乎所有接口的預先精確控制。從簡單SRAM接口到高速同步接口，TimingDesigner允許設計者在設計流程的初期就判斷出潛在的時序問題，因而可以提供最大的機會在第一時間解決時序問題。在設計過程的早期檢測到時序問題，不僅節(jié)省時間，而且可以更容易的實施設計方案。EMA的設計自動化工具--TimingDesigner，允許創(chuàng)建交互式時序圖來獲取接口規(guī)范，分析組件接口時序的特點，在項目工程師團隊中溝通設計要求3002
2. 導 言
FPGA的設計與高速接口技術可以幫助你滿足今天的市場要求，但也提出了一些有趣的設計挑戰(zhàn)。為了確保存儲器接口的數(shù)據(jù)傳輸準確，在超過200兆赫茲以上，根據(jù)時序分析的需要發(fā)揮更突出的作用，以識別和解決系統(tǒng)運行的問題。在這些頻率內(nèi)，最重要的是創(chuàng)建和控制時序空余，留下最小的空余，以確保數(shù)據(jù)采集和演示窗口的準確。更快的邊緣速率同時也放大物理設計的影響，造成信號完整性問題，對此則需要更多的沉降時間及縮小時序空余。
FPGA裝置現(xiàn)在還包括先進的功能，支持帶有I/O單元接口的雙通道數(shù)據(jù)(DDR)和板上鎖相環(huán)(PLL)網(wǎng)絡進行精確時鐘控制。這些在FPGA技術中的高級功能通過提供先進的接口模塊，從而有助于減少界面設計，再加上TimingDesigner的獨特能力，在最少的時序中提供最準確、有力的解決方案。本白皮書主要探討了DDR型存儲器接口設計中必要的時鐘偏移及數(shù)據(jù)采集的時序空余。
圖1 TimingDesigner便于捕獲設計特點的圖形界面窗口
3. DDR/QDR存儲器接口設計問題
DDR或四倍數(shù)據(jù)速率(QDR)存儲設備可以提供和接受兩倍于器件時鐘頻率的源同步數(shù)據(jù)，這意味著數(shù)據(jù)在時鐘的上升緣和下降緣傳輸。此外，需要捕捉時鐘偏移調(diào)整，以確保適當?shù)臅r鐘與數(shù)據(jù)關系。如前所述，現(xiàn)在一些FPGA裝置包括DDR接口的I/O單元和板上的PLL網(wǎng)絡。這意味著，你必須有一個方式來控制模塊的準確和可靠。為了說明這一點，讓我們來讀取QDR II SRAM源同步接口的設計要求看看實例。
在同步存儲器系統(tǒng)例如QDR SRAM中，數(shù)據(jù)是與時鐘同步的，所以存儲器數(shù)據(jù)要使相位必須旋轉(zhuǎn)90度。這種相位旋轉(zhuǎn)通常在有效數(shù)據(jù)窗口中進行中心調(diào)整時鐘，是一個重要的QDR準確數(shù)據(jù)采集的設計特點(見下文圖2)。如果要改變時鐘中心，我們可以通過對板上FPGA的PLL網(wǎng)絡進行簡單的延時時鐘信號來達到。
圖2 中心對齊的時鐘/數(shù)據(jù)關系
獲取數(shù)據(jù)
延遲時鐘信號可以實現(xiàn)中心對齊以避免各種溫度變化和其他類似的設計影響，可能在時鐘或數(shù)據(jù)方面會遇到一些影響，但不會很大，因此違背了接收存儲器的建立或保持時序的要求。在理論上，對于大部分器件，中心對齊的時鐘邊緣將最大限度地建立和保持時序，留出足夠的安全空余。然而，除非建立的需求合適于保持的需求，時鐘信號的中心對齊將提供更多的時序空余。
理想的解決辦法是為器件的建立和保持提供一個最大的安全空余，可以通過轉(zhuǎn)化平衡空余，為二者都提供相同的安全空余。為了平衡空余，我們?yōu)榻邮掌骷_定最低的有效數(shù)據(jù)窗口，在實際有效數(shù)據(jù)窗口的中心窗內(nèi)可以給我們的存儲器提供設計參數(shù)。
利用接收器件的最小的建立和保持時間，我們可以利用下面的公式確定最小的“安全”的有效數(shù)據(jù)窗口：
利用接收器件的最小的建立和保持時間，我們可以利用下面的公式確定最小的“安全”的有效數(shù)據(jù)窗口：
如圖3所示，在存儲器器件中可以看出，實際結(jié)果是在有效數(shù)據(jù)窗口中間。為了確保獲取數(shù)據(jù)，總線必須在接收器最小的有效數(shù)據(jù)窗口外的“安全”區(qū)域內(nèi)進行轉(zhuǎn)換。根據(jù)時鐘與數(shù)據(jù)的關系，信號設計在任一區(qū)域內(nèi)，在獲取數(shù)據(jù)時，我們確保盡可能多的安全空余。
圖3 平衡實際有效數(shù)據(jù)窗口中的最小有效數(shù)據(jù)窗口
實現(xiàn)適當?shù)臅r鐘偏移
源同步時鐘的相位偏移將有效地改變存儲控制器接收寄存器的最小有效數(shù)據(jù)窗口，因此將成為平衡有效數(shù)據(jù)窗口。時鐘偏移調(diào)整是FPGA裝置中PLL器件的一個組成部分。要確定偏移的值，我們必須考慮到影響信號的布線延遲和任何外部延遲。
首先，我們使用TimingDesigner通過存儲器數(shù)據(jù)表為QDR SRAM創(chuàng)造一個圖表(圖4)。我們利用此圖確定存儲器與有效數(shù)據(jù)窗口中的時鐘和數(shù)據(jù)信號時序的關系。目的是精確定義存儲器的信號關系，并在PCB到FPGA的設計中傳遞這種關系。
圖4 QDR存儲器讀取時序圖-MT54W1MH18J
從圖4可以看出在FPGA的管腳上，PCB傳播延遲與時鐘(CQ_FPGA)和數(shù)據(jù)(Q_FPGA)信號間的關系。在TimingDesigner的動態(tài)鏈接參數(shù)表中使用單獨的變量可以輕松地獲得PCB板的延時及延遲值對相關的信號的影響?，F(xiàn)在，我們可以在適當?shù)腇PGA裝置中，為獲取時鐘而得到內(nèi)部布線延遲和確定正確的相位偏移。
