一款TI/國半的超高速ADC調(diào)試經(jīng)驗總結

2013-10-22 13:34 來源:電子信息網(wǎng) 作者:洛小辰

用芯創(chuàng)造未來

這次有幸調(diào)試了國半公司一款雙通道,8位,1.5G(單通道最高3G)采樣率的超高速ADC,芯片型號ADC08D1500。與普通高速芯片不同的是這款芯片的輸出擁有DDR模式。結構框圖如下

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兩個1:2DEMUX分別用于I、Q兩路。按采樣時鐘2分頻的速率,每個通道分2路按Dx、DxD輸出,共4路輸出。SDR模式和DDR模式唯一的區(qū)別在于上圖的Output Clock Generator模塊,SDR工作在時鐘單邊沿采樣輸出模式,DDR則是時鐘雙邊采樣輸出模式。因此,DDR的輸出時鐘是采樣時鐘的4分頻,這個時鐘在FPGA內(nèi)部可使用IDDR邏輯資源匹配接收。SDR和DDR模式的時序圖如下

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至于該芯片的配置,模擬輸入的處理以及其他走線相關注意,這在datasheet里都有相當詳細的描述,這里就不多說了。我主要想總結下調(diào)試這種AD的幾點經(jīng)驗。這些經(jīng)驗對高速,高精度AD的調(diào)試一樣適用。

一個項目中,尤其是涉及到信號處理的項目,AD的調(diào)試都是一個關鍵環(huán)節(jié)。如何對AD進行測試,如何確定AD調(diào)試完成,在FPGA中如何對不同輸出模式的數(shù)據(jù)進行處理等。這一些系列的問題不光是寫寫代碼這么簡單,更重要的是要會分析數(shù)據(jù)。硬件設計上還要充分考慮到AD內(nèi)外時鐘的設計,以及LVPECL、LVDS等差分線耦合方式的設計等。這其中任何一項內(nèi)容都可以拿來大書特書。我想這也是為什么在研究生電子設計中,專家最關心的是AD部分。針對這款AD芯片在調(diào)試過程中遇到的問題,總結下我的解決方法,以及數(shù)據(jù)分析時用到的一些方法。

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TI ADC

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